Единая декларация иерархических путей для TCL и System Verilog - Анастасия Ушакова (YADRO)
Спикер: Анастасия Ушакова, инженер по разработке СнК, YADRO Занимается верификацией блоков и подсистем СнК по методологии UVM. Тема: Единая декларация иерархических путей для TCL и System Verilog При верификации по технологии white box иерархические пути для доступа к внутренним сигналам проекта могут быть использованы неоднократно. В таких случаях нередко возникает проблема дублирования кода. В докладе рассмотрено решение этой проблемы, коде верификационного окружения и TCL-скриптах. Показано как объявлять иерархические пути в единственном месте и использовать их, чтобы избежать сюрпризов при коррекции DUT и сделать тестбенч более гибким. 📚 Дополнительные материалы ✅ Статьи на Истовом инженере: · Итеративная сборка FPGA-проектов https://engineer.yadro.com/article/iterative-compilation/ · Lane margining: как оценить качество PCIe-соединения без дополнительной аппаратуры https://engineer.yadro.com/article/how-to-assess-the-quality-of-a-pcie-connection/ · RnD-цикл современных ASIC/SoC глазами тополога https://engineer.yadro.com/article/kak-ustroen-cikl-razrabotki-sovremennyh-mikroshem/ · Опыт автоматизации управления FPGA-стендами для распределенной команды https://engineer.yadro.com/article/fpga-remote/ · ASIC и FPGA: сорок лет эволюции https://engineer.yadro.com/article/asic-and-fpga-evolution/ ✅ Хабр: · Зачем нужен Design for Testability (DFT) и как его реализуют в FPGA https://habr.com/ru/companies/yadro/articles/1006004/ · Как мы прототипировали контроллер PCI Express от стороннего производителя https://habr.com/ru/companies/yadro/articles/1011186/ · Черная магия FPGA-разработчика: как мы превращаем идеи в железо https://habr.com/ru/companies/yadro/articles/1014630/ 🎧 Послушать: · Подкаст «Битовые маски» с Михаилом Коробковым. Виды FPGA. Разработка на FPGA. Создание FPGA-сообщества https://engineer.yadro.com/podcast/vidy-fpga-razrabotka-na-fpga-sozdanie-fpga-soobshhestva/ · Подкаст «Битовые маски» с Алексеем Коваловым. Верификация аппаратных блоков. UVM. Рынок труда в hardware https://engineer.yadro.com/podcast/verification/
Спикер: Анастасия Ушакова, инженер по разработке СнК, YADRO Занимается верификацией блоков и подсистем СнК по методологии UVM. Тема: Единая декларация иерархических путей для TCL и System Verilog При верификации по технологии white box иерархические пути для доступа к внутренним сигналам проекта могут быть использованы неоднократно. В таких случаях нередко возникает проблема дублирования кода. В докладе рассмотрено решение этой проблемы, коде верификационного окружения и TCL-скриптах. Показано как объявлять иерархические пути в единственном месте и использовать их, чтобы избежать сюрпризов при коррекции DUT и сделать тестбенч более гибким. 📚 Дополнительные материалы ✅ Статьи на Истовом инженере: · Итеративная сборка FPGA-проектов https://engineer.yadro.com/article/iterative-compilation/ · Lane margining: как оценить качество PCIe-соединения без дополнительной аппаратуры https://engineer.yadro.com/article/how-to-assess-the-quality-of-a-pcie-connection/ · RnD-цикл современных ASIC/SoC глазами тополога https://engineer.yadro.com/article/kak-ustroen-cikl-razrabotki-sovremennyh-mikroshem/ · Опыт автоматизации управления FPGA-стендами для распределенной команды https://engineer.yadro.com/article/fpga-remote/ · ASIC и FPGA: сорок лет эволюции https://engineer.yadro.com/article/asic-and-fpga-evolution/ ✅ Хабр: · Зачем нужен Design for Testability (DFT) и как его реализуют в FPGA https://habr.com/ru/companies/yadro/articles/1006004/ · Как мы прототипировали контроллер PCI Express от стороннего производителя https://habr.com/ru/companies/yadro/articles/1011186/ · Черная магия FPGA-разработчика: как мы превращаем идеи в железо https://habr.com/ru/companies/yadro/articles/1014630/ 🎧 Послушать: · Подкаст «Битовые маски» с Михаилом Коробковым. Виды FPGA. Разработка на FPGA. Создание FPGA-сообщества https://engineer.yadro.com/podcast/vidy-fpga-razrabotka-na-fpga-sozdanie-fpga-soobshhestva/ · Подкаст «Битовые маски» с Алексеем Коваловым. Верификация аппаратных блоков. UVM. Рынок труда в hardware https://engineer.yadro.com/podcast/verification/